全球半导体技术发展路线图 （中）

译自：2014 年 4 月【美国】《International technology roadmap for semiconductors》
编译：工业和信息化部国际经济技术合作中心  王超 张强

（三）制造

     受维度扩展的驱动，集成电路制造的精度将在未来 15 年内达到几纳米级别。运用任何技术测量晶片上的物理特性已经变得越来越困难，通过关联工艺参数和设备参数将基本实现这个任务。通过控制设备稳定性和工艺重现性，对特征尺寸等过程参数的精确控制已经能够完成。

     晶圆厂正在持续地受数据驱动，数据量、通信速度、数据质量、可用性等方面的要求被理解和量化。晶圆片由 300 毫米向 450 毫米转型面临挑战。应着眼于对 300 毫米和 450 毫米共性技术的开发，450 毫米技术的晶圆厂将因适用 300 毫米晶圆片的改进技术而受益。

     系统级芯片和系统级封装集成将持续升温。集成度的提高推动测试解决方案的重新整合，以保持测试成本和产品质量规格。优化的测试解决方案可能需要访问和测试嵌入式模块和内核。提供用于多芯片封装的高品质晶粒的已知好芯片（KGD）技术也变得非常重要，并成为测试技术和成本折中的重要部分。

三、重大挑战

（一）短期挑战（现在到 2020 年）：性能提升

     1、逻辑器件

     平面型互补金属氧化物半导体（CMOS）的传统扩展路径将面临性能和功耗方面的严峻挑战。

     尽管有高介电金属闸极（high-k/metalgate,HKMG）的引入，等效栅氧化层厚度（equivalent gate oxide thickness,EOT）的减少在短期内仍具有挑战性。高介电材料集成，同时限制由于带隙变窄导致的栅极隧穿电流增加，也将面临挑战。完整的栅极堆叠材料系统需要优化，以获取最佳的器件特性（功率和性能）和降低成本。

     新器件结构，如多栅金属氧化物半导体场效应晶体管（MOSFETs）和超薄全耗尽型绝缘层上硅（FD-SOI）将出现，一个极具挑战性的问题是这些超薄金属氧化物半导体场效应晶体管（MOSFETs）的厚度控制。解决这些问题应与电路设计和系统架构的改进并行进行。

     一些高迁移率材料，如锗和 III-V 族元素已被认为是对 CMOS 逻辑应用中硅通道的升级或替换。具有低体陷阱和低电能漏损，非钉扎费米能级（unpinned Fermi level）、低欧姆接触电阻的高介电金属栅极介质是面临的主要挑战。

     2、存储器件

     动态随机存取存储器（DRAM）的挑战在于，在特征尺寸减少、高介电介质应用、低漏电存取器件设计，以及用于位线和字线的低电阻率材料条件下，具有合适的存储电容。为了增加位元密度和降低生产成本，4F 型单元的驱动器需要高纵横比和非平面晶体管结构。

     闪存已成为关键尺寸缩放、材料和加工（光刻、腐蚀等）技术等前端工艺（Front End Of Line, FEOL）技术的新驱动力。短期内，闪存密度的持续发展依赖于隧道氧化层（Tunnel Oxide）的厚度变薄以及电介质集成度。

     为了保证电荷维持和耐久的要求，引进高介电材料将是必要的。超过 256 GB的 3-D NAND 闪存维持性价比的同时保证多层单元（Multi Level Cell, MLC）和一定的可靠性能，仍然是一个艰巨的挑战。新的挑战还包括新内存类型制造的演进，以及新的存储器概念，比如磁性随机存取存储器（MRAM）、相变存储器 （PCM）、电阻式随机存取存储器（ReRAM）和铁电式随机存取存储器（FeRAM）。

3、高性能、低成本的射频和模拟/混合信号解决方案

     推动无线收发器集成电路和毫米波应用中采用 CMOS 技术（高介电介质和应变工程）可能需要保持器件失配和 1/f 噪声在可接受范围的技术。其他挑战还有整合更便宜且高密度集成的无源组件，集成有效硅和片外无源网络工艺的 MEMS，基于低成本非硅（氮化镓）器件的开发。

     随着芯片复杂性和操作频率的增加而电源电压的降低，芯片上数字和模拟区域的信号隔离变得越来越重要。降噪可能需要更多创新，例如通过技术设计，解决每厘米千欧姆级别的高电阻率基底的电源供应和连接地线问题。

     许多材料导向和结构的变化， 例如 数字路线图中多栅和绝缘体硅薄膜（silicon on insulator,  SOI）衰减，或者转而改变射频和模拟器件的行为。在优化射频、高频和 AMS 性能，以及供应电压的稳步下降等方面存在着复杂的权衡，为集成电路设计带来巨大的挑战。

4、32,22 纳米半间距及更低

     光刻正变得非常昂贵和最具挑战性的技术。对 22 纳米半间距光刻而言，采用间隔件光刻或多个模式的 193 纳米浸入式光刻机，将被应用于克服单一模式的限制，但具有非常大的掩模误差增强因子（mask error enhancement factor, MEEF）、晶片线边缘粗糙度（line edge roughness, LER）、设计规则限制和更高的成本。波长为 13.5 纳米深紫外光刻（Extreme-UV lithography, EUVL）是行业官方推动摩尔定律的期望。

     深紫外光刻的挑战是：缺乏高功率源、高速光刻胶、无缺陷而高平整度的掩模带来的延时。进一步的挑战包括提高深紫外系统的数值孔径到超过 0.35，以及提高增加成像系统反射镜数量的可能性。

     多电子束无掩模光刻技术（Multiple-e-beam maskless lithography）具备绕过掩模难题，去除设计规则的限制，并提供制造灵活性的潜力。在显示高分辨率影像和 CD 控制方面已经取得了进展。制造工具的时机掌握、成本、瑕疵、准确套印、光刻胶是其他有待进一步发展的领域。

     直接自组装（Direct Self-Assembly,DSA）技术有新的进展，但瑕疵和定位